Broadcom liefert 2‑nm‑SoC mit 3.5D‑Packaging aus und setzt Ziel für gestapelte AI‑Chips
Broadcom hat mit der Auslieferung eines 2‑nm‑Custom‑Compute‑SoC auf seiner 3.5D‑Packaging‑Plattform begonnen und rechnet damit, bis 2027 mindestens eine Million Chips auf Basis gestapelter Designs zu verkaufen.
- Broadcom meldet den Start von Auslieferungen eines 2‑nm‑Custom‑Compute‑SoC auf Basis der 3.5D‑XDSiP‑Plattform; erster genannter Kunde ist Fujitsu.
- Die Plattform kombiniert 2.5D‑Packaging mit 3D‑IC‑Integration per Face‑to‑Face‑Technik, um höhere Signal‑Dichte, geringere Latenz und bessere Energieeffizienz zu erreichen.
- Ein Broadcom‑Manager nennt ein Verkaufsziel von mindestens 1 Million 3D‑gestapelter Chips bis 2027; Fujitsu testet laut Bericht Engineering Samples und plant die Produktion später 2026.
- Die Roadmap umfasst weitere Designs, die in der zweiten Jahreshälfte 2026 ausgeliefert oder bemustert werden sollen, sowie zusätzliche Sampling‑Programme in 2027.
- Der Fokus auf Advanced Packaging unterstreicht den Trend zu maßgeschneiderten XPUs und System‑in‑Package‑Ansätzen für großskalige AI‑Cluster.
Broadcom rückt Advanced Packaging als Wettbewerbsvorteil im Rennen um AI‑Rechenleistung in den Mittelpunkt. Das Unternehmen hat nach eigenen Angaben mit der Auslieferung eines 2‑nm‑Custom‑Compute‑SoC begonnen, der auf der 3.5D‑eXtreme‑Dimension‑System‑in‑Package‑Plattform (XDSiP) basiert. Parallel nennt ein Broadcom‑Manager ein ambitioniertes Ziel für gestapelte Chip‑Designs: Bis 2027 sollen mindestens eine Million Chips verkauft werden, die auf der eigenen Stacking‑Technik aufbauen.
Die 3.5D‑Plattform zielt auf die physische Grenze klassischer Skalierung: Interconnect‑Dichte, Bandbreite zwischen Chiplet‑Komponenten, Energieverbrauch und Packaging‑Komplexität. Broadcom beschreibt 3.5D XDSiP als modularen Ansatz, der 2.5D‑Methoden mit 3D‑IC‑Integration kombiniert und Face‑to‑Face‑Verbindungen nutzt. Damit sollen Compute, Speicher und Netzwerk‑I/O in einem kompakten Paket unabhängiger skaliert werden – ein wichtiger Punkt für AI‑Infrastruktur, die zunehmend von „Gigawatt‑Scale“‑Clustern mit extremen Datenraten geprägt ist.
In der Produktkommunikation wird Fujitsu als erster Kunde genannt, an den ein 2‑nm‑SoC ausgeliefert wird. In einem separaten Bericht wird Fujitsu zudem als erster Nutzer der gestapelten Designs genannt: Engineering Samples sollen bereits in Tests sein, die kommerzielle Produktion wird für später 2026 erwartet. Die Stacking‑Technik setzt auf das Übereinanderlegen zweier Dies, um die Datenwege zu verkürzen und den Energiebedarf pro übertragenem Bit zu senken – ein Hebel, der in AI‑Workloads oft mindestens so entscheidend ist wie rohe Rechenkerne.
Das angegebene Verkaufsziel von mindestens einer Million gestapelter Chips bis 2027 umfasst mehrere Designs und nicht nur ein einzelnes Kundenprojekt. Broadcom arbeitet demnach an weiteren Produkten auf Basis der Technologie, mit Auslieferungen und weiteren Samples ab der zweiten Jahreshälfte 2026 sowie zusätzlichen Programmen in 2027. Technisch interessant ist dabei die Möglichkeit, Dies aus unterschiedlichen Fertigungsknoten in einem Paket zu kombinieren, um Performance‑kritische Teile in modernsten Nodes zu fertigen und andere Funktionen kosteneffizienter zu halten.
Für den Markt bedeutet das: Der Engpass verschiebt sich weiter vom reinen Silizium‑Node hin zu Packaging‑ und System‑Engineering. Wer Bandbreite, Latenz und Stromaufnahme auf Paket‑Ebene optimiert, kann in AI‑Clustern mit denselben Ressourcen mehr nutzbare Rechenarbeit abliefern. Broadcom positioniert sich damit als Partner für maßgeschneiderte Beschleuniger‑Designs – und als Anbieter, der den Sprung von Chip‑Entwurf zu skalierbarem System‑Packaging zunehmend als zusammenhängende Disziplin behandelt.